2nm 大戰，全面打響

在芯片製造領域，3nm 方興未艾，圍繞着 2nm 的競爭已經全面打響。

根據台灣經濟日報日前的新聞報道，台積電已經在本月初已經開始了 2 納米工藝的預生產，而英偉達和蘋果將有望成為晶圓代工龍頭的首批客户，這將給三星等競爭對手帶來巨大壓力。在回應該報道時，台積電沒有評論具體細節，但表示 2nm 技術的開發進展順利，目標是在 2025 年實現量產。

英特爾中國區總裁兼董事長王鋭在今年三月的一次活動中表示，公司已完成 intel 18A（1.8nm）和 intel 20A（2nm）製造工藝的開發。其中，intel 20A 計劃於 2024 年上半年投入使用，進展良好的 intel 18A 製造技術也將提前到 2024 年下半年進入大批量製造（HVM）。

與此同時，晶圓代工老二三星在今日舉辦的代工論壇論壇上也重申了公司將在 2025 年實現 2nm 生產。再加上日本新成立的 Rapidus 也想在 2025 年量產 2nm。一場在 2025 年將進入白熱化的戰爭已經全面打響。

三星密謀已久

這不是三星首次披露其 2nm 的計劃，其實針對這個被廣泛看好的 “大節點”，這家韓國巨頭密謀已久，他們在這次代工論壇上也帶來了更多的消息。

據 semiwiki 報道，與英特爾一樣，三星自己的芯片也是自己的代工客户，因此他們在 2nm 上首先生產的是內部產品，而不是外部代工客户。這當然是 IDM 代工廠的優勢，可以結合工藝技術開發自己的芯片。三星擁有開發領先內存的額外優勢。

報道指出，三星將於 2025 年開始量產用於移動應用的 2nm 工藝，然後於 2026 年擴展到具有背面供電的 HPC，並於 2027 年擴展到汽車領域。與 3nm 工藝 (SF3) 相比，三星的 2nm (SF2) 工藝已顯示出性能提升 12%，功率效率提高提升 25%，面積減少 5%。

按照三星的規劃，其 GAA MBCFET 無疑是 2nm 工藝的最大競爭優勢所在，在上個月的時候，他們就公佈了公司在 3nm GAA MBCFET 技術的最新進展，這將給他們的 2nm 提供參考。

三星表示，與 FinFET 相比，MBCFET 提供了卓越的設計靈活性。晶體管被設計成有不同量的電流流過它們。在使用許多晶體管的半導體中，必須調節電流量，以便在所需的時序和控制邏輯下打開和關閉晶體管，這需要增加或減少溝道的寬度。

而在傳統的 FinFET 結構中，柵極所包裹的鰭片（Fin）的高度是不可調節的，因此為了增加整體溝道寬度，需要水平地增加鰭片的數量。但這種方法只能調節不連續的溝道寬度，因為當柵包圍文件的溝道寬度為α時，也只能減小或增大α的倍數。這是一個嚴重的限制。

另一方面，MBCFET 彼此堆疊在一起，鰭片側向放置，納米片的寬度可以調整，以提供比 FinFET 更多的溝道寬度選項，這是一個對整個設計有用的功能，這在模擬 SRAM 中具有顯著的優勢設計。

” MBCFET 具有這些優勢，因為它們的設計允許獨立微調晶體管的溝道寬度，以便在 P 型金屬氧化物半導體晶體管 (PMOS) 和 N 型金屬氧化物半導體晶體管（NMOS）之間找到最佳平衡”，三星強調。

而在 MBCFET 通過調整納米片寬度，為 SRAM 單元設計提供了更大的靈活性。左上圖顯示了具有六個晶體管的基本 SRAM 位單元。中間圖像顯示了該位單元的圖形設計系統 (GDS) 視圖。

在圖 (a) 中，在 GAA 結構中，NMOS 下拉 (PD) 和傳輸門 (PG) 具有相同的溝道寬度，而 PMOS 上拉 (PU) 具有較小的溝道寬度。(WPD = WPG > WPU ) 在這種情況下，從右圖可以看出，MBCFET 可以比 FinFET 獲得更好的裕度。

在圖 (b) 中，當 PD 和 PG 之間的溝道寬度變化時，它們是 NMOS(W PD > WPG > WPU ），裕度高於（a）。通過根據晶體管的作用和特性調整溝道寬度，實現最佳平衡，並確保裕度。由於 GAA SRAM 位單元比 FinFET 需要更少的功率，並且由於每個晶體管的 GAA 寬度可以獨立調整，因此 PPA 和 SRAM 之間的平衡得到改善，從而大大提高了 SRAM 的設計穩定性。

除了晶體管外，背面供電技術也是三星 2nm 的一個殺手鐧。

三星研究員 Park Byung-jae 表示，在代工市場，技術正在從高 k 金屬柵極平面 FET 發展到 FinFET、MBCFET，以及現在的 BSPDN。

據介紹，BSPDN 與前端供電網絡不同，它主要使用後端；正面將具有邏輯功能，而背面將用於供電或信號路由。據他們在一篇論文中披露，將供電網絡等功能移至芯片背面，以解決使用 2nm 工藝造成的佈線擁塞問題。據稱，與 FSPDN 相比，BSPDN 的性能提高了 44%，能效提高了 30%。

在公佈 2nm 規劃的同時，三星強調，公司的 1.4nm 工藝預計於 2027 年實現量產。與此同時，三星代工廠繼續致力於投資和建設產能，在韓國平澤和德克薩斯州泰勒增設新生產線。目前的擴張計劃將使公司的潔淨室產能到 2027 年比 2021 年增加 7.3 倍。

台積電不甘人後

在大家都在圍繞着 2nm 傾囊而出的時候，台積電也不甘人後。

台積電在去年的代工技術研討會上就披露了其下一代 N2 2nm 節點的早期細節，包括將改用納米片晶體管架構，其中幾個堆疊的硅層完全被晶體管柵極材料包圍，而不是當前的 FinFET 設計，與當前 FinFET 晶體管相比，GAAFET 的優勢包括降低漏電流（因為柵極位於溝道的所有四個側面），以及調整溝道寬度以獲得更高性能或更低功耗的能力。

早前舉辦的研討會上，台積電進一步公佈了 2nm 的更多消息。

他們表示，公司在 N2 硅的良率和性能方面都取得了 “紮實的進展”，預計其密度將比今年進入量產的增強型 N3E 節點提高 1.15 倍以上。預計 2025 年投入生產時，在相同功率下，它的速度將比 N3E 提高 15%，或者在相同速度下，功耗最多可降低 30%。

台積電還表示，在進入 HVM 兩年前，其 Nanosheet GAA 晶體管性能已達到目標規格的 80% 以上，256Mb SRAM 測試 IC 的平均良率超過 50%。台積電更是在一份聲明中寫道：“台積電納米片技術展示了出色的功效和較低的 Vmin，最適合節能計算範例。”

和三星一樣，台積電也有一個 N2P 節點，這將在 2026 年某個日子推出。同時，在這個工藝上，台積電也將引入背面供電技術。目前，台積電尚未透露關於背面供電的更多信息，有關 N2P 相對於 N2 的性能、功耗和麪積 (PPA) 優勢的任何硬數據，台積電也還沒公佈。但根據 anandtech 從行業消息來源瞭解到的情況，僅背面電源供電就可以帶來個位數的功率改進和兩位數的晶體管密度改進。

台積電還表示，N2P 有望在 2026 年投入生產，因此我們可以推測第一批基於 N2P 的芯片將於 2027 年上市。

除了可能成為台積電 2nm 代工藝主力的 N2P 之外，台積電還在準備 N2X。這將是專為高性能計算 (HPC) 應用（例如需要更高電壓和時鐘的高端 CPU）量身定製的製造工藝。代工廠並未概述該節點與 N2、N2P 和 N3X 相比的具體優勢，但與所有性能增強節點一樣，實際優勢預計將在很大程度上取決於設計技術協同優化 (DTCO) 的實施程度。

對於台積電 2nm，近來還有消息透露，他們這個節點的單片晶圓定價逼近 25000 美元，相⽐屆時的 3 納米晶圓代⼯報價的 18,445 美元大幅上漲。這對於 Fabless 來説無疑是另一個挑戰。回顧過去，台積電加⼯每⽚ 90 納米制程晶圓所消耗的成本為 411 美元，⽽加⼯每⽚ 5 納米制程晶圓所消耗的成本已經上升到了 4,235 美元，相較加⼯每⽚ 7 納米制程晶圓所消耗的成本 2,330 美元，也增加了 81.8%。

由此看來，台積電晶圓代⼯報價的上漲幅度，其與加工成本的上漲幅度是相接近的。

英特爾寄以厚望

在製造工藝上落後許久的英特爾在最近對其晶圓代工業務進行了調整，向着下一步拆分做好準備。與此同時，他們還對 2nm（Intel 20A）工藝寄以厚望，他們希望在這個工藝上追平三星和台積電等競爭對手。英特爾聲稱，如果正確執行 IFS 和 IDM 2.0 路線圖，Intel 18A 代工節點應該在技術上和上市時間上擊敗台積電 2 納米級節點。

從技術上來説，Intel 20A 及 intel 18A 不僅是他們首批進入埃米節點的工藝，在其上還會首發兩大突破性技術，也就是 RibbonFET 和 PowerVia，其中 RibbonFET 是 Intel 對 Gate All Around 晶體管的實現，它將成為公司自 2011 年率先推出 FinFET 以來的首個全新晶體管架構。

英特爾過去多年來一直在技術半導體會議上討論 GAAFET，在 2020 年 6 月的國際 VLSI 會議上，時任首席技術官 Mike Mayberry 博士展示了轉向 GAA 設計後增強靜電的圖表。當時我們詢問英特爾批量實施 GAA 的時間表，並被告知預計將在 “5 年內” 實現。目前，英特爾的 RibbonFET 將採用 20A 工藝，根據上述路線圖，可能會在 2024 年底實現產品化。

anandtech 在報道中指出，在英特爾將在 RibbonFET 中確實將使用 4 堆棧實施，因為添加的堆棧越多，製造所需的工藝節點步驟就越多，引用英特爾的 Kelleher 博士的話：“刪除堆棧比添加堆棧更容易”。對於任何給定的進程或功能來説，確切的堆棧數量仍然是一個活躍的研究領域，但英特爾似乎更熱衷於四個。

值得一提的是，在早前舉辦的 ITF World 上，英特爾還展示了全新堆疊式 CFET 晶體管設計——一個被業界看好的下一代 GAA 設計。

從英特爾提供的圖像我們很好地觀察到——這種設計允許該公司堆疊八個納米片，使納米片的數量增加了一倍。四個與 RibbonFET 一起使用，從而增加晶體管密度。我們還在上面的相冊中提供了其他三種類型的英特爾晶體管的圖像 - Planar FET、FinFET 和 RibbonFET。

如上所説，背面供電，則是英特爾另一個在 Intel 20A 工藝上的另一重點技術。他們也在日前舉辦的 VLSI 大會上更新了這個技術的進展。

按照英特爾所説，遷移到 BS-PDN 最終有幾個好處。首先，這對簡化芯片的構造具有重要影響。我們稍後會講述英特爾的具體聲明和發現，但這裏需要特別注意的是，它允許英特爾放寬其 M0 金屬層的密度。Intel 4 + PowerVia 的測試節點允許 36 nm 間距，而不是在 Intel 4 上要求 30 nm 間距。這直接簡化了整個芯片最複雜和昂貴的處理步驟，將其回滾到更接近 intel 7 工藝的尺寸。

BS-PDN 也準備好為芯片提供一些適度的性能改進。通過更直接的方式縮短晶體管的功率傳輸路徑有助於抵消 IR Droop 效應，從而更好地向晶體管層傳輸功率。將所有這些電源線從信號層中取出也可以提高它們的性能，從而消除電源干擾併為芯片設計人員提供更多空間來優化他們的設計。

在英特爾的方案中，首先，使用載體晶圓（carrier wafer ）作為其構建過程的一部分，以提供芯片剛性。英特爾實施 BS-PDN 的另一個值得注意的細節是使用 TSV 進行電源佈線。在 PowerVia 中，芯片的晶體管層中有納米級 TSV（恰如其分地命名為 Nano TSV）。這與行業先驅 IMEC 一直在研究其 BS-PDN 的埋入式電源軌形成對比。

總而言之，雖然電源軌仍然需要向上和越過晶體管層來輸送電力，但使用 TSV 可以讓電力更直接地輸送到晶體管層。對於英特爾來説，這是他們熱衷於利用的一項技術優勢，因為它避免了必須設計和內置埋入式電源軌所需的路由。

關於英特爾的背面供電，我們可以參考文章《搶進背面供電，芯片製造新王牌》。

日本 Rapidus 成為 x 因素

在大家都以為先進製造格局已定的時候，日本 Rapidus 橫空出世。

由日本八家大企業支持成立、並獲政府注資的半導體公司 Rapidus 正在興建的首座晶圓廠就直攻 2 納米制程，揹負着復興日本晶圓製造的重責大任。Rapidus 會長東哲郎上月接受受訪時表示，有信心讓公司在短時間內就追上兩大晶圓大工業者台積電與三星電子。

東哲郎説：“領先他人且獨特，是賺取大量獲利的唯一地位；如果你做別人已經在做的，你會讓自己變得廉價。”

東哲郎説：“我對 2 納米與之後的 1.4 納米相當有信心，不過 1 納米會是一大挑戰。」「我們與材料和製造設備製造商密切合作，這些業者已與包括台積電在內的市場領導者合作先進技術。我們的全球夥伴也承諾將全力支持提供技術和教育。”

Rapidus 目前已與 IBM、比利時微電子研究中心 IMEC 結盟，而且也獲得包括豐田、Sony 和軟銀等日本大企業的支持，這讓他們的 2nm 給市場提供新變數。

本文來源：半導體行業觀察，原文標題：《2nm 大戰，全面打響》