芯片狂掀漲停潮，最搶眼的 Chiplet 又是什麼？

8 月 5 日，半導體板塊掀漲停潮，大港股份4 連板，睿創微納、芯原股份、華大九天、國芯科技20CM 漲停，多倫科技、華西股份等多股 10% 漲停。

從細分來看，先進封裝、Chiplet 概念最為搶眼，芯原股份、通富微電、華天科技、晶方科技、嘉欣絲綢等均屬於這個概念。

什麼是Chiplet？

根據摩爾定律，半導體芯片上集成的晶體管和電阻數量將每 18 到 24 個月將增加一倍。

但摩爾定律發展至今已經有 50 多年，隨着半導體工藝的進步，要在同等面積大小的區域裏放進更多的硅電路，比如漏電流增加、散熱問題增加、時鐘頻率增長減慢等問題已經不可避免的增加。

目前單純靠系統級芯片提高性能已經變得更加困難，5nm 往下的 4nm，3nm 等工藝技術，即便取得製程突破，也未必在性能和功耗之間保持平衡，所以這時候 Chiplet 的概念出現了。

所謂 Chiplet，顧名思義就是小芯片/芯粒，是通過將原來集成於同一系統單晶片中的各個元件分拆，獨立為多個具特定功能的 Chiplet，分開製造後再透過先進封裝技術將彼此互聯，最終集成封裝為一系統晶片組。

在科研界和產業界看來，這是一種可以延緩摩爾定律失效、放緩工藝進程時間、支撐半導體產業繼續發展的有效方案。

市場空間方面，據 Omdia 數據預測，Chiplet 市場規模到 2024 年將達到 58 億美元，2035 年則將超過 570 億美元。

Chiplet 有哪些優勢？

廣發證券指出，Chiplet 有提高製造良率、降低設計及製造成本的優點。具體來看，

第一，降低成本。

據悉，設計 28nm 芯片的平均成本為 4000 萬美元；相比之下，設計 7nm 芯片的成本為 2.17 億美元，設計 5nm 設備的成本為 4.16 億美元，3nm 設計更是將耗資高達 5.9 億美元

The Linley Group 的白皮書《Chiplets Gain Rapid Adoption:Why Big Chips Are Getting Small》中直接提出，Chiplet 技術可以將大型 7nm 設計的成本降低高達 25%；在 5nm 及以下的情況下，節省的成本更大。

第二，提高芯片製造的良品率。

資料顯示，芯片的良品率與芯片的面積有關，隨着芯片面積增大，良品率會下降。掩模尺寸 700mm2 的設計通常會產生大約 30% 的合格芯片，而 150mm2 芯片的良品率約為 80%，因此，通過 Chiplet 設計將大芯片分成更小的芯片可以有效改善良率，同時也能夠降低因為不良率而導致的成本增加。

第三，降低設計的複雜度和設計成本。

因為如果在芯片設計階段，就將大規模的 SoC 按照不同的功能模塊分解為一個個的芯粒，那麼部分芯粒可以做到類似模塊化的設計，而且可以重複運用在不同的芯片產品當中。這樣不僅可以大幅降低芯片設計的難度和設計成本，同時也有利於後續產品的迭代，加速產品的上市週期。

未來該技術的應用前景將出現在哪些領域？

芯和半導體市場部負責人認為，相較之下 AI 人工智能、HPC 高性能計算對於芯片的設計規模要求最高，這兩個領域對於 Chiplet 技術的嘗試會更加迫切。

芯原股份創始人、董事長兼總裁戴偉民接受採訪時表示，平板電腦應用處理器，自動駕駛域處理器，數據中心應用處理器將會是 Chiplet 率先落地的應用領域。

組建 UCIe 聯盟，巨頭主導Chiplet競賽

今年 3 月 2 日，英特爾與 AMD、Arm、高通、微軟、谷歌、Meta、台積電、日月光、三星等十家行業巨頭正式成立 UCIe（通用芯粒高速互連）產業聯盟，意欲共同打造 Chiplet 互連標準，攜手推動 Chiplet 接口規範的標準化。

國內廠商方面，包括芯原、超摩科技、燦導、芯和等多家半導體企業已經陸續加入。另外近日也有消息傳出，阿里巴巴也加入了 Chiplet 生態聯盟 UCIe，並且成為中國大陸首家董事會成員。

據國內芯動科技半導體公司技術總監高專指出，不論從國內還是國際來説，UCIe 的發佈意味着 Chiplet 向更多應用場景邁出了一大步。

其表示，目前很多大型芯片公司都有基於 Chiplet 的產品問世，但是絕大部分的互聯標準是自己定義的私有協議，也就是最多隻能自家產品互連，不同廠家的 Chiplet 芯粒是不能通信和組合的。

就像 USB 接口，如果都是私有協議，各個廠家的 USB 主機接口和各種 USB 設備除了自家產品外都互不兼容，會極大的限制 USB 的使用場景。

Chiplet 也是類似，理論上統一了 Chiplet 接口標準，大家的 Chiplet 都可以互連，這會讓大量的芯片公司參入進來，做出各種功能的 Chiplet 小芯片，將促進整個 Chiplet 生態的開放和繁榮。